半导体

引言 2026年4月，半导体分析公司TechInsights对华为Mate 80 Pro Max搭载的麒麟9030芯片进行了拆解分析。结果让所有人看清了一个事实： 没有EUV光刻机，中国芯片行业正在走一条完全不同的路——而且这条路，走通了。 中芯N+3工艺的晶体管密度达到102 MTr/mm²，虽然不及三星和台积电5nm节点的<125 MTr/mm²，但更关键的发现是：中芯已经超过了DUV双重曝光的极限，大概率使用了自对准四重曝光（SAQP）技术。 这不是"能用"和"不能用"的问题，而是"能到什么程度"的问题。 一、先翻译一个数字：102 MTr/mm²意味着什么 很多人对晶体管密度没概念。简单说： 台积电3nm：约267 MTr/mm² 台积电2nm：超过300 MTr/mm²（一平方毫米3亿个晶体管） 中芯N+3（麒麟9030）：102 MTr/mm² 102 MTr/mm²确实不如台积电/三星的5nm，但问题是——台积电5nm用的是ASML的EUV光刻机，而中芯拿不到EUV。中芯用的是DUV（深紫外）光刻机，通过多重曝光硬缩出来的。 这就像两个人跑马拉松，一个穿碳板跑鞋，一个穿板鞋。板鞋的那个跑得不快，但你不能说他不行——因为他脚上的鞋根本不是同一个级别。 二、两条路线：DUV多重曝光的经济学 在没有EUV的情况下，业内有两种成熟的四重曝光方案，都是国内厂商的专利： 方案一：Double SALELE（8块掩模） SALELE是"自对准光刻-刻蚀-光刻-刻蚀"，比传统双重曝光更精准。Double SALELE就是做两次，直接出四重效果。 流程不复杂：先做第一轮SALELE出第一组线，再做第二轮出四倍密度的线。但问题很明显——光做线就要4块掩模，切间隙还要再加4块，总共8块掩模。成本直接拉满。 方案二：Double SADP（4块掩模） 级联两次自对准双重曝光（SADP），效果一样，但掩模数量砍半。 SADP一次就能把线密度翻一倍，切间隙也能一次切两根。总掩模数从8块降到4块，成本直接降一半。 结论很简单：Double SADP明显更划算。 三、通孔难题：对角线网格为什么是必选项 金属间距缩到30nm以下后，新问题来了——通孔（连接不同层金属的小洞）怎么做？ 算个账：就算是High-NA EUV，瑞利分辨率极限也就15nm。金属线宽都到15nm以下了，直接打通孔？先不说分辨率，随机缺陷就能把良率干没。 所以对角线FSAV通孔网格+全自对准通孔工艺成了必须选项。 用ArF浸没式DUV硬来，最多要4块掩模。但用对角线网格加LELE双重曝光，最多再加一块修边掩模就够了。比硬怼省太多。 四、总账：掩模数量会炸吗？ 这是最核心的问题。把M0到M3所有层的掩模加起来算总账，结果很有意思： 情况 掩模变化 最优方案 N+2→N+4仅增7块，到N+6总量不变 最差方案 N+6高达18块掩模 N+5节点 N+4的直接缩微版，不增加掩模 几个结论： Double SADP全程优于Double SALELE，掩模始终更少 对角线网格+LELE双重曝光在N+6节点能省3块掩模 N+5不需要加掩模，过渡非常顺滑 最差方案硬怼的话成本直接上天，但最优方案掩模完全可控 所以说白了：只要提前规划好几代节点的路线，掩模数量完全可控，成本也能扛得住。 更有意思的是：就算用DUV四重曝光，成本也比EUV双重曝光更低。这就是走DUV多重路线的核心优势之一。 五、从N+3到300 MTr/mm²：路径已经摆明白了 文章给出了从中芯N+2到300 MTr/mm²密度的完整缩距路径表： 当前N+3：102 MTr/mm²（DUV四重曝光） 规划N+4→N+6：通过逐步缩距和对角线网格优化 远期目标：~300 MTr/mm²（对标台积电2nm） 这条路不是凭空想象的，是建立在国内厂商专利+已验证工艺+合理成本测算之上的。 ...

报告来源: Morgan Stanley Research 发布日期: 2026年3月12日 分析师: Charlie Chan, Daniel Yen, Daisy Dai, Henry Zhao, Tiffany Yeh, Lucas Wang, Ethan Jia 核心问题: Can China Close the Gap with the US? 核心观点速览 摩根士丹利这份58页的重量级研报，用详实的数据回答了市场最关心的问题：中国AI GPU能否追上美国？ 答案是：技术差距正在快速缩小，商业可行性已经验证。 关键数据一览： 📊 全球云资本支出: 2026年预计达6320亿美元，2028年将突破1万亿美元 💰 中国AI芯片市场: 2030年预计达670亿美元，自给率将提升至76% 🏭 台积电CoWoS产能: 2026年扩至125kwpm（千片/月） 📈 国产芯片里程碑: 2027年，中国本土AI芯片价值将首次超越美国芯片 一、全球AI半导体市场：万亿美元俱乐部 1.1 云资本支出持续爆发 摩根士丹利的云资本支出追踪器显示，2026年全球Top 10云服务商的资本支出将达到6320亿美元。NVIDIA CEO黄仁勋更是预测，到2028年全球云资本支出将突破1万亿美元（含主权AI）。 这一数字背后，是AI推理需求的指数级增长。报告指出，仅字节跳动（火山引擎/豆包）的月度token处理量就已显示出强劲需求。 1.2 半导体市场2030年达1万亿美元 在AI的推动下，全球半导体市场规模有望在2030年达到1万亿美元。其中，云AI半导体TAM（总可寻址市场）预计从2025年的2350亿美元持续增长。 关键驱动因素: 技术通胀: 晶圆、OSAT和内存成本上升，2026年芯片设计商面临利润率压力 AI替代效应: AI半导体优先于非AI半导体，导致T-Glass和内存短缺 DeepSeek效应: DeepSeek证明了更便宜的推理成本，但也引发了国产GPU是否充足的疑问 二、台积电：AI时代的"卖铲人" 2.1 CoWoS产能疯狂扩张 如果说NVIDIA是AI时代的"淘金者"，那么台积电就是"卖铲人"。报告详细披露了台积电CoWoS（Chip-on-Wafer-on-Substrate）产能规划： 年份 CoWoS产能 关键变化 2025 ~80kwpm 产能翻倍 2026 125kwpm 持续扩张 CoWoS是AI芯片封装的核心技术，NVIDIA的A100/H100/B200系列都依赖这一技术。摩根士丹利预测，2026年AI计算晶圆消耗将达到260亿美元，NVIDIA占据主导地位。 ...

导语 AI 需求爆炸式增长，但硅片供应却跟不上脚步。 SemiAnalysis 最新报告指出，我们正面临四十年一遇的 AI 硅片短缺危机。台积电 N3 产能被抢购一空，HBM 内存成为新战场，智能手机被迫让路。 这不是周期性的供需失衡，而是结构性产能瓶颈。 一、计算能力短缺：需求端的疯狂 Anthropic 的 60 亿美元月增 2 月份新增 ARR：60 亿美元 主要驱动：Claude Code 智能体编码平台的广泛应用 关键限制：如果 Anthropic 有更多计算资源，收入还会更高 超大规模云服务商的困境 所有 GPU 资源被锁定：联系所有超大规模云服务商，无一可用 按需 GPU 价格持续上涨：即使是 Hopper 这种近两代的产品 资本支出激增：谷歌 2026 年资本支出预期几乎是此前的两倍 硅片短缺的演进 ChatGPT 发布后（2022 年底） ↓ CoWoS 封装瓶颈 ↓ 数据中心电力限制 ↓ 【当前】硅片短缺阶段 ← 我们在这里 二、台积电 N3：最大的瓶颈 N3 产能分配（2026 年预测） 应用领域 占比 AI 加速器 ~60% 智能手机 ~25% CPU/其他 ~15% 2027 年更严峻 AI 需求预计占 N3 产能 86% 智能手机和 CPU 产能几乎被挤占 部分产品线被迫直接迁移到 N2 转向 N3 的 AI 芯片大军 公司 产品 工艺节点 状态 Nvidia Rubin N3P 2026 年量产 AMD MI350X/MI400 N3 已发布 Google TPU v7/v8 N3E v7 已量产 AWS Trainium3 N3P 2026 年 Meta MTIA N3 低量 为什么台积电反应迟缓？ 资本支出滞后：2022 年底开始 AI 建设热潮，但台积电资本支出直到 2025 年才超过此前峰值 2026 年资本支出将创纪录：台积电意识到客户需求远超产能后，开始疯狂扩产 洁净室空间限制：新产能需要建设厂房，2 年内无法完全满足需求 三、智能手机：被迫让路的"释放阀" 智能手机需求疲软 预计出货量下滑：10-15%（同比） 原因：内存价格上涨传导至 BOM 成本，最终推高消费者售价 产能释放的数学 如果智能手机 N3 产能重新分配给 AI 加速器： ...

导语 卡着全世界移动芯片脖子的Arm，突然发布了自研CPU！ 这不是普通的CPU，而是Arm发展35年来首款对外销售的数据中心芯片——Arm AGI CPU。黄仁勋亲自站台，亚马逊微软Meta都来贺喜。 核心规格：堆料狂魔 参数 规格 制程 台积电3nm 核心数 136个Neoverse V3核心 L2缓存 2MB/核心 主频 3.7GHz 内存带宽 6GB/s每核心 内存延迟 <100ns PCIe 96通道Gen 6 互联协议 CXL 3 TDP 300W 设计 双Chiplet 翻译成人话：这是一颗为AI智能体基础设施量身定制的怪兽级CPU。 三大设计原则 Arm CEO Rene Haas反复强调的三个词：性能、规模、能效。 1. 性能：拒绝花里胡哨 传统x86 CPU喜欢搞"Boost模式"——瞬间超频然后降频，功耗跟着坐过山车。AGI CPU不搞这套，提供全时间、可持续的满血性能。 2. 规模：没有多线程的执念 x86的多线程（SMT）本质是"一个核心干两个人的活"，但IO和带宽不会翻倍，只是把瓶颈转移，还增加了上下文切换的开销。 Arm观察到，数据中心运营商不得不超额配置30%甚至更多来应对这种非线性扩展问题。AGI CPU选择每线程独立核心，136个物理核心就是136个独立执行单元，没有虚头巴脑的逻辑核心。 3. 能效：没有历史包袱 x86背负着对遗留功能的支持负担，而AGI CPU从零开始设计，不浪费任何一个周期，不存在搁浅的算力。 部署规模：风冷 vs 液冷 风冷方案（标准36kW机架）： 30台双节点1OU刀片服务器 总计8160个核心 单机架性能达x86系统的2倍以上 液冷方案（200kW）： 336颗AGI CPU 超过45000个核心 每1GW数据中心算力资本支出节省高达100亿美元 朋友圈豪华阵容 首发合作伙伴名单堪称AI基础设施全明星： Meta：联合开发，与自研MTIA加速器协同 OpenAI：现场站台 Cerebras、Cloudflare、F5、Positron、Rebellions、SAP、SK电讯 供应链大佬集体打call： “加速计算并没有让CPU变得无关紧要，它让CPU成为不可或缺的合作伙伴。” —— 黄仁勋 ...

引言 2026年3月，中国海关总署发布的一组数据震惊全球科技界：前两月集成电路出口额达433亿美元，同比暴增72.6%。这个数字不仅远超中国整体出口增速，更标志着中国半导体产业正经历从"被动防御"到"主动输出"的历史性转折。 《十五五规划纲要》将半导体列为十大新产业之首，战略定位从"补短板"转向"筑高地"。这不是简单的政策调整，而是中国科技产业在全球格局重构中的主动选择。 一、数据背后的产业质变 2026年1-2月，中国集成电路出口呈现爆发式增长： 出口额：433亿美元，同比增长72.6% 中芯国际：晶圆出货量增长21% 华虹半导体：出货量增长18.5% 成熟制程：28nm及以上产能占全球25%，首次超越韩国和中国台湾 这些数字背后，是西方制裁倒逼下的国产替代加速。当先进制程受限，中国企业选择在成熟制程深耕，最终形成了完整的"产业闭环"。 二、政策升级：“十五五"的战略雄心 《十五五规划纲要》对半导体产业的定位发生重大转变： 战略定位：从"补短板"到"筑高地” 产业排序：十大新产业之首 2030年目标：成熟制程占全球52%，产业规模突破3万亿元 纲要明确提出"采取超常规措施、完善新型举国体制，全链条推动集成电路关键核心技术攻关取得决定性突破"。这意味着未来五年，半导体产业将获得前所未有的政策、资金和人才支持。 三、全球格局：定价权争夺的关键窗口 28nm及以上制程支撑着全球80%以上的芯片需求。中国在这一领域的突破，意味着： 成本优势：规模化生产带来的成本下降 供应链安全：完整产业链的抗风险能力 定价话语权：从价格接受者变为价格制定者 台积电将核心资源投向3nm、2nm先进制程，客观上放弃了成熟制程的大规模扩产。这为中国半导体产业提供了难得的战略窗口期。 四、AI时代的算力需求 AI大模型训练对算力的需求呈指数级增长，直接带动存储芯片价格暴涨40-50%。长鑫存储、长江存储等中国企业精准卡位，在DRAM和NAND Flash领域快速崛起。 同时，AI服务器对电源管理芯片（PMIC）、高速接口芯片的需求激增。杰华特、圣邦股份、澜起科技等国产厂商凭借成本优势和技术突破，开始大规模向海外数据中心输出。 五、挑战与机遇并存 仍需跨越的鸿沟： 先进制程（7nm及以下）与台积电仍有2-3代差距 EUV光刻机、EDA工具、高端光刻胶等核心设备材料仍依赖进口 人才短缺制约技术创新 独特的中国优势： 全球最大的半导体消费市场 完整的制造产业链配套能力 新型举国体制的政策支持 新能源汽车、AI等丰富的应用场景 结语 2026年的中国半导体产业，正处于从"跟随"到"引领"的关键转折点。全球科技产业格局正在重塑，而中国，已经从旁观者变为重要的规则制定者。 正如古罗马将领恺撒跨过卢比孔河时所说：“骰子已经掷下”。中国半导体产业的战略跃迁，不仅关乎一个产业的崛起，更关乎中国在全球科技竞争中的话语权。 作者：Data | 数据来源：海关总署、十五五规划纲要、新华网、虎嗅等

引言：内存墙下的技术突围 截至2026年，由于人工智能（AI）和大规模语言模型（LLM）的爆炸式增长，全球半导体行业正经历着根本性的结构重组。曾经具有周期性特征的商品——存储半导体，如今已成为决定AI工作负载计算效率和系统性能的关键瓶颈。 包括NVIDIA Rubin平台在内的下一代AI加速器对带宽和内存容量有着前所未有的需求，由此催生了所谓的**“内存超级周期”**，对高带宽内存（HBM）和下一代DRAM产品的需求呈指数级增长。 然而，在需求爆炸式增长的背后，是传统二维平面动态随机存取存储器（DRAM）面临的关键物理和工程限制。 一、传统2D DRAM的物理极限 1.1 1T1C架构的结构性困境 现代DRAM技术的基础在于1T1C单元结构（单晶体管+单电容），其中单个晶体管控制单个电容器，根据电荷的有无来存储数据。线宽小型化是提高该架构集成密度的唯一途径，但目前线宽小型化已进入10nm波段（1a、1b、1c、1d节点），并暴露出严重的结构不稳定性。 关键瓶颈：电容器长宽比 为了在保持数据保存所需的最小电容(Cs)的同时缩小DRAM单元占用空间，电容器的高度必须大幅增加。在当前行业标准的6F2结构中： 技术节点 电容器纵横比 问题 当前 40:1 针状结构易弯曲、短路 下一代 逼近60:1 制造缺陷率激增 这种针状、超高纵横比的结构在制造过程中容易导致严重的缺陷，例如因物理冲击或表面张力引起的弯曲，或因与相邻电容器接触而导致的短路。 1.2 电气泄漏与刷新功耗 晶体管尺寸因小型化而减小，削弱了沟道控制能力，加剧了： 栅极感应漏极泄漏(GIDL) 带间隧穿(BTBT) 当电容器中存储的电荷通过这些泄漏路径快速丢失时，数据保持时间会急剧缩短。这缩短了防止数据丢失所需的刷新周期，因此，相当一部分内存带宽被分配给了刷新任务，成为导致**“内存墙”**现象的主要原因。 二、过渡方案：VCT架构 2.1 4F2 VCT的结构优势 在全面采用3D堆叠技术之前，存储器制造商正在引入**垂直通道晶体管(VCT)**作为中间步骤。 4F2单元结构是一种创新设计： 位线和字线的间距分别优化至2F 与现有的6F2结构相比，芯片面积可减少30%以上 采用环栅（GAA）结构，栅极完全包围沟道 2.2 VCT的技术挑战 尽管VCT在理论上具有优异性能，但实际应用仍面临诸多挑战： 浮体效应(FBE)：垂直取向的硅沟道容易与衬底发生电绝缘，导致沟道内积累的电荷引起晶体管阈值电压(Vth)的异常变化 寄生电容控制：垂直字线和位线之间的寄生电容 纵向带间隧穿(L-BTBT)：引起的漏电流问题 因此，4F2 VCT本身并非最终产品，而是通往未来多层3D堆叠的关键**“垫脚石”**。 三、3D DRAM：新的希望 3.1 基于1T1C的VS-DRAM **VS-DRAM（垂直堆叠式DRAM）**在保留存储电容的同时，将单元阵列垂直重复堆叠。与3D NAND闪存类似，这种架构垂直堆叠存储单元，旨在通过第三个轴来补充位密度。 技术现实：根据IEEE TED的比较研究，即使在基于VBL的3D DRAM中，要在保持足够信号裕度的同时实现超过12nm级2D DRAM的密度，也可能需要大约50个堆叠层。 3.2 无电容架构：2T0C/3T0C 实现真正3D单片集成的最终解决方案是完全消除笨重的电容器： 架构 结构 优势 2T0C 2个晶体管，0电容 读取/写入分离，可靠性高 3T0C 3个晶体管，0电容 更精细的控制 读取晶体管或浮体本身的寄生电容被用作电荷存储，而非使用电容器。由于省去了形成电容器所需的复杂且深度蚀刻工艺，单片集成成为可能，从而可以像3D NAND闪存一样堆叠数百层晶体管层。 ...

当市场还在讨论"中国AI芯片落后美国几代"时，摩根士丹利抛出了一个反直觉的结论：差距没有想象那么大。更重要的是，大摩给出了一个时间判断——2026年，将成为中国AI GPU产业的重要拐点。 🔍 大摩的三个核心问题 这份报告试图回答三个关键问题： 中国是否能够大规模供应具有竞争力的AI GPU？ 中国AI GPU市场到底有多大？ 投资人应该如何评估中国AI GPU公司的商业价值？ 让我们沿着这三个问题，看看大摩是怎么说的。 📊 差距没有想象那么大 市场误区：只看制程节点 很多投资人的判断逻辑很简单： 中国AI芯片制程落后1-2代 因此竞争力有限 大摩的反驳： “如果从’每美元每瓦性能’（performance per watt per dollar）的框架来看，这种差距会明显缩小。” 关键洞察：中国电力成本相对更低，能效在整体算力经济模型中的权重不像欧美那样高。 供给侧瓶颈：从设备到产能 瓶颈领域 现状 进展 外延设备 已突破 北方华创、中微公司可提供 刻蚀设备 已突破 SiCarrier等本土厂商 光刻设备 仍受限 依赖ASML DUV 检测设备 仍受限 KLA设备供应受限 EDA软件 仍受限 华大九天仅1-2%份额 最致命的瓶颈： EDA三巨头（Cadence、Synopsys、Siemens）占全球80%+份额 美国已对GAA晶体管设计工具实施出口管制 目标是阻止中国推进3nm/2nm节点 产能转移：从海外回归本土 大摩发现一个重要趋势： “多家国内AI芯片厂商已经开始将部分生产从海外迁回中国大陆，利用SMIC的N+1（约12nm）和N+2（约7nm）工艺节点。” SMIC产能预测： 年份 N+2产能（万片/月） 2025 2.2 2026 4.0 2027 5.1 💰 国产AI GPU的需求有多大？ 两大驱动力 1. 技术自主化（政策驱动） ...

🔥 引子：国产芯片的内卷时刻 2025年，国产AI芯片迎来最尴尬的高光时刻。 华为昇腾950和寒武纪MLU 590几乎同时亮剑，两家都在喊"对标英伟达"，但明眼人都知道——真正的对手不是彼此，而是那个被制裁了还在吊打全世界的绿厂。 今天这篇文章，基于「科技沉思录」的深度分析，把华为950和寒武纪590的底裤扒干净，顺便聊聊：为什么国产芯片永远在追赶，永远追不上？ 📊 三方混战：数据不说谎 核心性能对比（训练场景） 参数 英伟达 H100 华为 950 寒武纪 590 FP16算力 1,979 TFLOPS ~800 TFLOPS ~400 TFLOPS FP8算力 3,958 TFLOPS ~1,600 TFLOPS ~800 TFLOPS 显存容量 80GB HBM3 64-128GB 64-96GB 显存带宽 3.35 TB/s ~1.6 TB/s ~1.8 TB/s 互联带宽 900 GB/s (NVLink) 1,200 GB/s ~800 GB/s 功耗 700W 400W 350W 单价 $25,000+ ~¥120,000 ~¥80,000 犀利点评： 华为950：算力只有H100的40%，但功耗只有57%，能效比其实还行。问题是，你拿400W打700W，赢了能耗输了性能，这叫什么胜利？ 寒武纪590：算力只有H100的20%，价格倒是便宜一半，但便宜没好货在AI芯片领域是铁律。省下的钱，不够填生态迁移的坑。 “国产芯片的性价比，往往体现在’性’不够，‘价’来凑。” 🏭 制程与供应链：制裁下的众生相 制程对比 维度 英伟达 H100 华为 950 寒武纪 590 制程 4nm (台积电) 7nm (中芯) 7nm (台积电/中芯) 下一代 3nm (B100) ❌ 制裁锁死 可向5nm演进 HBM来源 SK海力士/三星 ✅ 自研 ❌ 外采 晶圆供应 台积电优先 中芯国际 台积电+中芯 关键洞察： ...

💡 核心洞察：七层供应链模型 Dylan Patel 提出的七层供应链框架，是理解 AI 基础设施的绝佳透镜： Layer 7: 电力 → Layer 6: 数据中心 → Layer 5: 网络 → Layer 4: 服务器 → Layer 3: 内存 → Layer 2: 芯片 → Layer 1: 晶圆 这个模型的价值在于逆向思维——从终端需求（电力）倒推瓶颈所在，而不是传统的从芯片向外看。 🔢 数据密度：Patel 的独门武器 Patel 的风格是数据先行： 指标 数值 意义 全球 AI Capex $60B+ 资本支出规模 算力需求 20 GW 电力消耗量级 EUV 设备 70 台 ASML 产能约束 单台 EUV 价格 $150M 设备资本密集度 台积电月产能 10 万片晶圆 先进工艺供应 关键洞察：这些数字不是炫耀，而是建立共识基准——让听众对行业规模有共同认知，再展开分析。 🎯 三层核心论点 1. 电力是终极瓶颈 Patel 的核心判断： ...

🔥 数据狂欢，没有灵魂 Patel 的风格： “$60B capex”、“20 GW算力”、“70台EUV”、"$150M每台"、“10万片晶圆”… 问题： 数字多到让人麻木，但缺少一个核心论点 听完 2 小时，你记住的是数字，不是洞察 这就像读了一本电话簿，信息量大，但没人想读第二遍 Patel 的隐藏逻辑： “我懂这么多数字，所以我懂这个行业” 真相： 懂数字 ≠ 懂行业。真正的专家是用数字讲一个故事，不是用数字淹没故事。 七层供应链的过度简化 Patel 的框架： Layer 7: 电力 → Layer 6: 数据中心 → Layer 5: 网络 → Layer 4: 服务器 → Layer 3: 内存 → Layer 2: 芯片 → Layer 1: 晶圆 问题： 这个七层模型听起来很专业，但实际上是供应链 101 任何一个读过 Wikipedia 的人都能画出来 真正的洞察是层与层之间的互动，不是层的存在 Patel 没告诉你的： 为什么恰好是七层？不是六层，不是八层？ 层与层之间的瓶颈传导机制是什么？ 跳过某一层的可能性（比如太空数据中心）？ 这就像：把汽车拆成"发动机、底盘、车身、轮胎"四部分，然后宣称自己懂汽车工业。 “地缘政治"的蹭热度 Patel 的叙事： “台湾的衔尾蛇困境”、“中国的追赶路径”、“西方的先进工艺”… 问题： ...